1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
|
bits 64
%define YMMWORD yword
vpmadd52luq ymm3,ymm1,YMMWORD[rsi]
vpmadd52luq ymm16,ymm1,YMMWORD[32+rsi]
vpmadd52luq ymm17,ymm1,YMMWORD[64+rsi]
vpmadd52luq ymm18,ymm1,YMMWORD[96+rsi]
vpmadd52luq ymm19,ymm1,YMMWORD[128+rsi]
vpmadd52luq ymm3,ymm2,YMMWORD[rcx]
vpmadd52luq ymm16,ymm2,YMMWORD[32+rcx]
vpmadd52luq ymm17,ymm2,YMMWORD[64+rcx]
vpmadd52luq ymm18,ymm2,YMMWORD[96+rcx]
vpmadd52luq ymm19,ymm2,YMMWORD[128+rcx]
{vex} vpmadd52luq ymm3,ymm1,YMMWORD[rsi]
{vex} vpmadd52luq ymm3,ymm2,YMMWORD[rcx]
cpu latevex
vpmadd52luq ymm3,ymm1,YMMWORD[rsi]
vpmadd52luq ymm16,ymm1,YMMWORD[32+rsi]
vpmadd52luq ymm17,ymm1,YMMWORD[64+rsi]
vpmadd52luq ymm18,ymm1,YMMWORD[96+rsi]
vpmadd52luq ymm19,ymm1,YMMWORD[128+rsi]
vpmadd52luq ymm3,ymm2,YMMWORD[rcx]
vpmadd52luq ymm16,ymm2,YMMWORD[32+rcx]
vpmadd52luq ymm17,ymm2,YMMWORD[64+rcx]
vpmadd52luq ymm18,ymm2,YMMWORD[96+rcx]
vpmadd52luq ymm19,ymm2,YMMWORD[128+rcx]
cpu default
vpmadd52luq ymm3,ymm1,YMMWORD[rsi]
vpmadd52luq ymm3,ymm2,YMMWORD[rcx]
cpu noevex
vpmadd52luq ymm3,ymm1,YMMWORD[rsi]
vpmadd52luq ymm3,ymm2,YMMWORD[rcx]
%ifdef ERROR
vpmadd52luq ymm19,ymm2,YMMWORD[128+rcx]
%endif
cpu evex,novex,latevex
vpmadd52luq ymm3,ymm1,YMMWORD[rsi]
vpmadd52luq ymm3,ymm2,YMMWORD[rcx]
cpu default
vaddps ymm3,ymm1,YMMWORD[rsi]
vaddps ymm3,ymm2,YMMWORD[rcx]
cpu novex
vaddps ymm3,ymm1,YMMWORD[rsi]
vaddps ymm3,ymm2,YMMWORD[rcx]
%ifdef ERROR
cpu noevex
vaddps ymm3,ymm1,YMMWORD[rsi]
vaddps ymm3,ymm2,YMMWORD[rcx]
%endif
{vex} vaddps ymm3,ymm1,YMMWORD[rsi]
{vex} vaddps ymm3,ymm2,YMMWORD[rcx]
|
