Alpha HOWTO
  Autor: Neal Crook neal.crook@reo.mts.digital.com, Digital
  Equipment
  (edycja: David Mosberger davidm@azstarnet.com)
  v0.11, 6 Czerwca 1997
  WWeerrssjjaa ppoollsskkaa:: LLeesszzeekk UUrrbbaasskkii ttyyggrryyss@@ffiiddoonneett..oorrgg..ppll
  v0.1, 22 Lipca 1998

  Ten dokument jest oglnym przedstawieniem istniejcych procesorw
  Alpha, chipsetw do nich, oraz systemw opartych na tych procesorach.
  Opisuj sprzt, a nie oprogramowanie, ukazujc mj obszar dowiad
  czenia. Chocia jestem pracownikiem Digital Equipment Corporation, nie
  jest to oficjalna wypowied Digitala, a wszystkie opinie tu wyraone
  s moimi opiniami, nie za Digitala.  Dokument zosta napisany w stan
  dardzie ISO-8859-2. Orygina tego dokumentu znajduje si pod adresem
  http://www.azstarnet.com/~axplinux/.
  ______________________________________________________________________

  Table of Contents:

  1.      Co to jest Alpha

  2.      Czym jest Digital Semiconductor

  3.      Procesory Alpha

  4.      Wydajno 21064 i 21066

  5.      Kilka uwag o zegarach

  6.      Chipsety

  7.      Pyty gwne

  8.      O bajtach

  9.      PALcode

  10.     Przenoszenie systemu na Alph

  11.     Wicej informacji

  12.     Bibliografia

  13.     Od tumacza
  ______________________________________________________________________

  11..  CCoo ttoo jjeesstt AAllpphhaa

  Alpha jest 64-bitow architektur RISC Digitala. Projekt Alpha zosta
  rozpoczty w poowie 1989 roku, jego celem byo stworzenie
  wysokowydajnej alternatywy dla uytkownikw VAX'a. Nie bya to
  pierwsza architektura RISC zaprojektowana przez Digitala, ale jako
  pierwsza osigna sukces rynkowy. Kiedy Digital ogosi
  wyprodukowanie Alphy w marcu 1992, zdecydowa si wej na rynek
  pprzewodnikw, sprzedajc mikroprocesory Alpha.

  Alpha jest czasami nazywana Alph AXP, z tajemniczych powodw, ktre
  nie s warte wyjaniania. Wystarczy powiedzie, e jest to jedno i to
  samo.

  22..  CCzzyymm jjeesstt DDiiggiittaall SSeemmiiccoonndduuccttoorr

  Digital Semiconductor (DS) jest oddziaem firmy Digital Equipment
  Corporation (Digital - nie lubimy nazwy DEC), ktry sprzedaje
  pprzewodniki. Do produktw Digitala zaliczaj si procesory (CPU),
  chipsety, mostki PCI-PCI i ukady peryferyjne PCI dla telekomunikacji
  i multimediw.

  33..  PPrroocceessoorryy AAllpphhaa

  Obecnie istniej dwie generacje rdzenia CPU (core), ktre s
  implementacj architektury Alpha:

    EV4

    EV6

  S rne opinie na temat znaczenia ,,EV'' (uwaga D.M.: prawdziwa
  odpowied to oczywicie ,,Electro Vlassic" ``[1]''), numer odpowiada
  generacji technologii CMOS Digitala, w ktrej zosta wykonany rdze. A
  wic EV4 by pierwotnie zaimplementowany w CMOS4. Z biegiem czasu,
  procesor zwiksza swoj wydajno, poprzez optyczne pomniejszenie do
  nastpnej generacji procesu CMOS. EV45 jest wic rdzeniem EV4
  zaimplementowanym w technologii CMOS5. Istnieje dua rnica pomidzy
  dostosowywaniem projektu do danej technologii, a implementowaniem go
  od podstaw w tej technologii (nie bd si jednak teraz w to
  wgbia). Jest te par innych symboli: CMOS4S (pomniejszenie CMOS4)
  i CMOS5L.

  Prawdziwi technofile bd chcieli wiedzie, e CMOS4 jest technologi
  0.75 mikronow, CMOS5 jest technologi 0.5 mikronow, a CMOS6 0.35
  mikronow.

  A oto konkretne procesory z rnymi rdzeniami:

  2211006644--115500,,116666

       EV4 (pierwotnie), EV4S (obecnie)

  2211006644--220000

       EV4S

  2211006644AA--223333,,227755,,330000

       EV45

  2211006666

       LCA4S (rdze EV4, z jednostk zmiennoprzecinkow EV4)

  2211006666AA--223333

       LCA45 (rdze EV4, ale z jednostk zmiennoprzecinkow EV45)

  2211116644--223333,,330000,,333333

       EV5

  2211116644AA--441177

       EV56

  2211226644

       EV6

  Rdze EV4 jest dwuinstrukcyjny (dual-issue), znaczy to, e moe
  wykona dwie instrukcje na jednostk zegara, posiada superpotokowy
  rdze z jednostk liczb cakowitych (superpipelined core with integer
  unit), jednostk zmiennoprzecinkow i przewidywanie instrukcji (branch
  prediction). Jest w peni krosowalny (bypassed), korzysta z
  technologii 64-bitowej i omiokilobajtowych pamici cache, po jednej
  dla Instrukcji i Danych. Jednostki cache obsuguj technologi
  ,,write-through'' - nigdy nie zostaj ,,zanieczyszczone''.

  Rdze EV45 ma par usprawnie w stosunku do EV4 - usprawniono troch
  jednostk zmiennoprzecinkow i dodano 16KB cache (po jednym dla
  Instrukcji i Danych, obsuguje parzysto). (uwaga D.M.: w wiadomoci
  email Neil Crook zauway, e zmiany w jednostce FPU (jednostka
  zmiennoprzecinkowa, ang. floating point unit) poprawiaj wydajno
  podzielnika. Podzielnikowi FPU EV4 dzielenie o pojedyczej precyzji
  zabiera 34 cykle zegara, a dzielenie o podwjnej precyzji 63 cykle
  (niezalenie od danych). Dla porwnania FPU EV45 zabiera to zwykle 19
  cykli (do 34) i 29 cykli (do 63) (zalenie od danych).)

  Rdze EV5 jest czteroinstrukcyjny, superpotokowany, w peni krosowalny
  itp. Posiada 8 kilobajtowe pamici cache, po jednej dla I i D. Cache
  te obsuguj metod ,,write-through''. Ma te 96 kilobajtowy
  trjdrony cache drugiego poziomu Scache (w procesorze), uywajcy
  metody ,,write-back'' (moe zosta zanieczyszczony).  Cakowity wzrost
  wydajnoci EV4->EV5 jest wikszy ni wzrost spowodowany samym
  zwikszeniem szybkoci zegara. Zostaa te ulepszona
  mikroarchitektura, dla zmniejszenia opnie producenta/klienta na
  niektrych trasach danych.

  EV56 posiada mikroarchitektur podobn do EV5, jednake dodaje nowe
  instrukcje dla 8 i 16-bitowych obcie (zobacz sekcj ,,``O
  bajtach''''. Instrukcje te znajduj zastosowanie gwnie w
  sterownikach urzdze. Rdze EV56 jest zaimplementowany w CMOS6, ktry
  jest technologi 2.0V.

  21064 zosta ukoczony w marcu 1992. Uywa rdzenia EV4, ze 128-bitow
  szyn danych.  Szyna obsuguje ,,atwe'' podczenie zewntrznego
  cache'u drugiego poziomu, z rozmiarem bloku 256 bitw. Zegar Bcache
  jest konfigurowalny cakowicie programowo.  21064 moe te by
  skonfigurowana do uywania 64-bitowej szyny zewntrznej (nie jestem
  jednak pewien, czy jakakolwiek pyta gwna dostpna w sprzeday uywa
  tego trybu). 21064 nie wymusza adnego sposobu uywania Bcache'u,
  jednake zazwyczaj jest on skonfigurowany jako write-back cache. 21064
  zawiera obejcia pozwalajce zewntrznemu sprztowi utrzyma zgodno
  cache'u z Bcache'm i wewntrzn pamici podrczn, ale nie polecam
  tego sposobu.

  21066 uywa rdzenia EV6; zawiera wewntrzny kontroler pamici oraz
  mostek PCI. Dla oszczdzania wyprowadze procesora, kontroler pamici
  ma 64-bitow szyn danych (ale wewntrzne pamici podrczne maj
  rozmiar blokowy 256 bitw, tak jak 21064, a wic wypenienie bloku
  zajmuje 4 cykle zegara szyny). Kontroler pamici obsuguje zewntrzny
  Bcache i zewntrzne DRAM'y. Czstotliwo zegara Bcache i DRAM'w jest
  konfigurowana cakowicie programowo, moe by dostosowana do
  rozdzielczoci cyklu zegara CPU. Czterocyklowy proces wypeniania
  bloku cache nie jest taki zy, na jaki wyglda, poniewa dostp do
  DRAM'u dziaa w trybie stronicowania. Niestety, kontroler pamici nie
  obsuguje adnego z nowych ezoterycznych DRAM'w (SDRAM, EDO lub
  BEDO), ani synchronicznych RAM pamici podrcznej. Interfejs szyny PCI
  jest w peni zgodny z norm rev2.0 i dziaa na czstotliwoci 33MHz.

  21164 ma 128-bitow szyn danych; obsuguje odczyt rozdzielony (split
  read), do 2 odczytw na raz (pozwala to na stuprocentowe wykorzystanie
  szyny danych w idealnych warunkach - mona teoretycznie przesya 128
  bitw danych w kadym cyklu zegara szyny). 21164 pozwala na atwe
  podczenie zewntrznego cache'u trzeciego poziomu (Bcache), pozwala
  na synchronizacj zewntrznych systemw ze wszystkimi pamiciami
  podrcznymi. Rozwizania wieloprocesorowe s wic atwe do
  zaimplementowania.

  21164A zosta ukoczony w padzierniku 1995. Uywa rdzenia EV56; jego
  wyprowadzenia s kompatybilne z 21164, jednak wymaga on oddzielnych
  szyn zasilajcych - wszystkie piny zasilania pobierajce +3.3V w 21164
  zostay podzielone na dwie grupy; jedna pobiera 2.0V dla rdzenia CPU,
  a druga 3.3V dla sekcji I/O (wejcia-wyjcia).  Inaczej ni w innych
  implementacjach, wyprowadzenia 21164 nie toleruj piciu woltw.
  Rezultatem tych zmian jest niekompatybilno pyt gwnych 21164 z
  procesorami 21164A (zauwa jednak, e zaprojektowanie pyty 21164A
  obsugujcej 21164 nie byoby trudne). 21164A ma te kilka nowych
  wyprowadze dla obsugi nowych 8 i 16-bitowych obcie. Polepsza te
  obsug synchronicznych SRAM'w do implementacji zewntrznego Bcache.

  44..  WWyyddaajjnnoo 2211006644 ii 2211006666

  21064 i 21066 maj ten sam rdze (EV4). Jeeli ten sam program
  zostanie uruchomiony na 21064 i 21066, przy takiej samej szybkoci
  zegara, rnica w wydajnoci jest tylko rezultatem wikszej
  przepustowoci Bcache/pamici. Kady wtek kodu, majcy duy
  wspczynnik wsppracy z _w_e_w_n__t_r_z_n_y_m_i pamiciami cache, bdzie
  wykonywa si tak samo na obu jednostkach. Istniej dwa gwne
  ograniczniki wydajnoci:

  1. Kod ktry wykonuje du liczb zapisywa. Chocia 21064 i 21066
     maj bufory zapisu, eby pokry niektre opnienia to i tak kod
     ktry intensywnie zapisuje bdzie zdawiony przez przepustowo
     zapisu na szynie systemowej. To zjawisko zwiksza si, poniewa
     wewntrzna pami podrczna cache dziaa w trybie ,,write-
     through''.

  2. Kod, ktry chce traktowa liczby zmiennoprzecinkowe (float) jako
     cakowite (integer).  Architektura Alphy nie pozwala na przysyanie
     w trybie rejestr-rejestr z rejestrw cakowitych na
     zmiennoprzecinkowe. Taka konwersja musi by dokonana w pamici (i
     dlatego, poniewa wewntrzna pami podrczna dziaa w trybie w-t,
     w Bcache).  (uwaga D.M.: wyglda na to, e zarwno EV4, jak i EV45
     mog wykona konwersj przez podstawowy cache danych (Dcache),
     zakadajc, e pami jest ju stronicowana.  W takim przypadku,
     zawarto sekwencji konwersji bdzie uaktualnia Dcache, a kolejne
     obcienie jest w stanie, pod pewnymi warunkami, odczyta
     uaktualnion warto d-cache, zapobiegajc kadorazowemu obejciu
     trasy przez Bcache.  W praktyce, najlepiej jest wykonywa
     instrukcje stq/ldt lub stt/ldq jednoczenie, co jest jednak
     nieintuicyjne.

  Jeeli porwnasz 21064A i 21066A, powstaje dodatkowy czynnik w postaci
  rnych rozmiarw Icache i Dcache w tych procesorach.

  21164 rozwizuje oba problemy: osiga _z_n_a_c_z_n_i_e wiksze przepustowoci
  szyny systemowej (pomimo tego, e ma tak sam ilo wyprowadze
  sygnaowych - tak, _w_i_e_m, e ma dwa razy wicej pinw ni 21064, ale
  wszystkie dodatkowe to zasilanie i masa! (tak, naprawd!!)), posiada
  rwnie pami podrczn pracujc w trybie write-back. Jedyny
  problem, ktry pozostaje, to odpowied na pytanie ,,ile kosztuje?''.

  55..  KKiillkkaa uuwwaagg oo zzeeggaarraacchh

  Wszystkie obecnie produkowane procesory Alpha uywaj szybkich
  zegarw, poniewa ich mikroarchitektury zostay zaprojektowane w tzw.
  systemie krtkich cykli zegara (short-tick design). Dlatego te adna
  z szyn systemowych nie musi dziaa z potwornymi prdkociami.

    W 21066(A), 21064(A) i 21164 zewntrzna pami cache (Bcache) jest
     cakowicie pogramowalna, nawet do rozdzielczoci zegara CPU. Na
     przykad w 275MHz-owym procesorze czas dostpu czytania Bcache moe
     by kontrolowany z szybkoci 3.6ns.

    W 21066(A) zegar DRAM jest take programowalny, do rodzielczoci
     zegara CPU (_n_i_e zegara PCI, zegara procesora).

    W 21064(A) i 21164(A), czstotliwo szyny systemowej jest
     mnonikiem czstotliwoci zegara CPU. Wikszo pyt gwnych 21064
     taktuje szyn systemow zegarem o czstotliwoci 33MHz.

    Pyty gwne, uywajce 21066 mog taktowa PCI kad
     czstotliwoci relatywn do czstotliwoci CPU. Jednake PCI
     powinno by taktowane czstotliwoci 33MHz.

    Pyty uywajce chipsetu APECS (zobacz sekcj ``Chipsety'') taktuj
     szyn systemow czstotliwoci rwn czstotliwoci szyny PCI.
     Znaczy to, e obie szyny dziaaj zwykle na 25 lub 33MHz (poniewa
     te czstotliwoci po pomnoeniu s rwne czstotliwoci procesora).
     Zegar kontrolera DRAM na pytach APECS jest ustawiany programowo w
     granicach czstotliwoci szyny systemowej procesora.

  UUwwaaggaa:: Kto zasugerowa, e wydajno jego 21066 bya za niska,
  poniewa kontroler pamici tego procesora pracowa tylko na 33MHz.
  Jednak superszybkie systemy 21064A posiadaj kontrolery pamici
  taktowane ,,tylko'' 33MHz.

  66..  CChhiippsseettyy

  DS sprzedaje dwa chipsety wspomagajce CPU. Chipset 2107x (APECS)
  obsuguje 21064(A), a 2117x (ALCOR) obsuguje 21164. Zapowiadany jest
  2117xA (ALCOR 2), stosowany w 21164A.

  Oba chipsety posiadaj kontrolery pamici i mostki PCI dla procesorw.
  APECS korzysta z 32-bitowego mostka PCI, ALCOR natomiast z
  64-bitowego, ktry (zgodnie z wymaganiami specyfikacji PCI) moe
  obsugiwa zarwno 32, jak i 64-bitowe urzdzenia PCI.

  APECS skada si z 6 208-pinowych ukadw (cztery 32-bitowe
  przeczniki danych (DECADE), jeden kontroler systemu (COMANCHE),
  jeden kontroler PCI (EPIC)).  Zapewnia kontroler DRAM (128-bitowa
  szyna pamici) i interfejs PCI. Wykonuje te ca prac potrzebn do
  utrzymania zgodnoci pamici, kiedy urzdzenie PCI wykonuje
  bezporedni dostp do/z pamici (ang. DMA, Direct Memory Acces).

  ALCOR zawiera 5 ukadw (4 64-bitowe przeczniki danych (Data Switch,
  DSW) - 208-pinowe PQFP i jeden kontrolny (Kontrola, Adresy I/O, CIA) -
  383-pinowy plastykowy PGA). Zapewnia kontroler DRAM (265-bitowa szyna
  pamici), oraz interfejs PCI. W ten sam sposb co APECS obsuguje DMA.

  Nie istnieje chipset dla 21066, poniewa kontroler pamici i mostek
  PCI s zintegrowane z procesorem.

  77..  PPyyttyy ggwwnnee

  Grupa inynieryjna DS produkuje wzorcowe projekty, uywajce Alphy i
  w/w chipsety.  S to w wikszoci pyty rozmiaru PC-AT, z
  funkcjonalnoci nowoczesnej pyty gwnej do Pentium. Pierwotnie te
  przykadowe pyty miay by uywane jako punkty startu dla firm
  produkujcych tego typu produkty. Te projekty pierwszej generacji byy
  nazywane pytami ewaluacyjnymi (Evaluation Board, EB).  Poniewa ilo
  czynnoci inynieryjnych potrzebnych do wykonania pyty gwnej
  wzrosa (z powodu zegarw o duych prdkociach i norm emisji i
  podatnoci na zakcenia), nacisk zosta postawiony na produkcj pyt
  gwnych nadajcych si do sprzeday detalicznej.

  Oddziay pyt gwnych Digitala wyprodukoway kilka generacji maszyn
  uywajcych procesorw Alpha. Niektre z tych systemw uywaj logiki
  wspomagajcej zaprojektowanej przez te oddziay, a inne chipsetw DS.
  W niektrych przypadkach, pyty uywaj kombinacji obu tych technik.

  Rzne firmy produkuj pyty uywajce procesorw Alpha. Niektre
  projektuj systemy od podstaw, inne za uywaj chipsetw DS,
  powielaj lub modyfikuj przykadowe projekty Digitala, a nawet
  produkuj komputery oparte na zbudowanych i przetestowanych pytach
  DS.

  EEBB6644: Nie uywana ju pyta do 21064 z kontrolerem pamici
  wykorzystujcym logik programowaln. Wejcie/Wyjcie jest zapewnione
  przez uycie logiki programowalnej do interfejsowania ukadu-mostu
  486<->ISA. Wbudowany Ethernet, SuperI/O (2 p. szeregowe, 1 p.
  rwnolegy, FDD) i ISA. Rozmiar PC-AT. Wykorzystuje standardowe
  zasilacze PC.

  EEBB6644++: Do 21064/21064A (wykorzystuje APECS). Posiada szyny ISA i PCI
  (3 ISA, 2 PCI, jedna para jest dzielona). Obsuguje 36-bitowe SIMM'y
  DRAM.  Most do ISA'y jest tworzony za pomoc mostka Intel SaturnI/O
  PCI-ISA.  Pyta posiada wbudowany kontroler SCSI (NCR 810 na PCI),
  Ethernet (Digital 21040), kontroler klawiatury i myszy (zcze PS/2),
  SuperI/O (2 sz. 1 r., FDD), RTC (ang. Real Time Clock - zegar czasu
  rzeczywistego - przyp. tum.)/NVRAM. Boot ROM to EPROM (to niedobrze -
  vide MILO HOWTO - przyp. tum.). Rozmiar PC-AT.  Wykorzystuje
  standardowe zasilacze PC.

  EEBB6666: Do 21066 lub 21066A. Podsystem Wejcia/Wyjcia jest identyczny
  do EB64+. Rozmiar PC-AT. Wykorzystuje standardowe zasilacze PC.
  Schemat EB66 zosta opublikowany jako plakat reklamowy dla 21066 jako
  "pierwszy mikroprocesor na wiecie posiadajcy wewntrzny kontroler
  PCI" (dla fanw plotek: s dwie wersje tego plakatu - ja narysowaem
  obwody i napisaem haso reklamowe dla pierwszej, a jacy Amerykanie
  zmienili haso dla drugiej wersji).

  EEBB116644: Do 21164 (i to jest w IMHO najlepszy wybr - sam na takim
  systemie pracuj - a pracowaem na wielu alfach - przyp. tum.), uywa
  ALCOR'a.  Posiada szyny ISA i PCI (3 sloty ISA, 2 64-bitowe sloty PCI
  (jeden jest wspdzielony ze slotem ISA) i dwa 32-bitowe sloty PCI).
  Uywa SIMM'w ,,plug-in'' do Bcache. Podsystem I/O zawiera SuperI/O (2
  sz., 1 r., FDD), kontroler klawiatury i myszy (zcze PS/2),
  RTC/NVRAM. Boot ROM to Flash (EEPROM - przyp. tum.).  Rozmiar pyty
  PC-AT. Wymaga zasilacza o napiciu 3.3V.

  AAllpphhaaPPCC6644 (CCaabbrriioolleett): pochodzi od EB64+, ale teraz to pyta baby-AT z
  Flash Boot ROM. Nie posiada kontrolera SCSI ani Ethernetu. Trzy sloty
  ISA, cztery sloty PCI (jedna para to slot dzielony), uywa SIMM'w
  Bcache typu ,,plug-in''. Wymaga zasilacza o napiciu 3.3V.

  AAXXPPppccii3333 (NNooNNaammee): jest bazowany na EB66. Ta pyta jest produkowana
  przez Techniczny OEM (TOEM) Digitala. Jest przeznaczona dla procesora
  21066 o szybkoci 166MHz albo 233MHz. Jest to pyta rozmiaru baby-AT i
  wykorzystuje standardowe zasilacze PC. Posiada 5 slotw ISA i 3 sloty
  PCI (jedna para jest dzielona). S dwie wersje pyty - ze zczami
  klawiatury typu PS/2 lub duego DIN.

  Inne pyty gwne dla procesorw 21066: wikszo, jeeli nie
  wszystkie pyty dla 21066 s bazowane na EB66 - nie ma wielu rozwiza
  systemowych dla pyt 21066, poniewa kontrola jest wykonywana w
  procesorze.

  MMuullttiiaa (UUnniivveerrssaall DDeesskkttoopp BBooxx): Jest to bardzo may system podstawowy,
  wykorzystujcy 21066. Na pycie znajduj si: 2 gniazda PCMCIA, chip
  grafiki TGA (21030), Ethernet (chip 21040), kontroler SCSI NCR 810,
  oraz kontroler stacji dyskw, dwa porty szeregowe i jeden rwnolegy.
  Ma mae moliwoci rozszerzenia (jeden slot PCI), ze wzgldu na may
  rozmiar. (Jest jakie ograniczenie w uywaniu slotu PCI, nie pamitam
  jakie) (Zauwa, e s te Multie do 21066A i Pentium).

  DDEECC PPCC 115500 AAXXPP (JJeennsseenn): Jest to bardzo stary system Digitala - jeden
  z systemw Alpha pierwszej generacji. Jest tutaj zaczony tylko z
  powodu dostpnoci takich pyt na rynku komputerw uywanych. Jensen
  jest stojc na pododze wie. Uywa 150MHz 21064 (pniejsze wersje
  uyway szybszych procesorw, ale nie jestem pewien co do prdkoci).
  Pyta uywaa logiki programowalnej do interfejsowania mostu 486 EISA
  - CPU.

  Inne systemy 21064(A): Istniej 3 lub 4 pyty (nie zaczam tu
  _s_y_s_t_e_m__w Digitala) i wszystkie, ktre znam, wyeluoway z EB64+. S to:

    EB64+ (niektrzy sprzedawcy pakowali pyt i sprzedawali j bez
     modyfikacji); rozmiar AT.

    Krewny EB64+ firmy Aspen Systems; rozmiar baby-AT.

    Pyta serwera firmy Aspen Systems; duo slotw PCI (razem z mostem
     PCI).

    AlphaPC64 (Cabriolet), rozmiar baby-AT.

  Inne systemy 21164(A): Jedyne, ktre znam, a nie s klonami EB164, to
  pyta wykonana przez DeskStation. System ten zosta zaimplementowany
  przy uyciu kontrolerw I/O oraz pamici stosowanych przez
  DeskStation. Nie znam ich stosunku do Linuxa.

  88..  OO bbaajjttaacchh

  Kiedy architektura Alpha zostaa przedstawiona, bya unikalna pord
  innych architektur RISC z powodu przetwarzania 8 i 16-bitowych
  obcie i zmiennych.  Wspomagaa te 32 i 64-bitowe. (,,longword'' i
  ,,quadword'' wg. nomenklatury Digitala). Projektanci (Dick Sites, Rich
  Witek) wyjanili t decyzj nastpujcymi zaletami:

  1. Obsuga bajtw w pamici podrcznej i podsystemie pamici zwykle
     zwalnia dostp do 32 i 64-bitowych danych.

  2. Obsuga bajtw czyni cikim zbudowanie ukadu korekcji bdw
     cache/pamici o duej prdkoci.

  Alpha kompensuje to przez zapewnienie silnych instrukcji
  manipulujcych grupami bajtw w rejestrach 64-bitowych. Standardowe
  programy testujce operacje na acuchach (strings) (np. programy
  testujce magazynu ,,Byte'') pokazuj, e wydajno Alphy jest bardzo
  wysoka przy operacjach na bajtach.

  Absencja bajtowych obcie i adunkw zmienia dziaanie przecznikw
  (semaphores) w oprogramowaniu, oraz podsystemw wejcia/wyjcia.
  Rozwizanie problemu I/O Digitala, to uycie kilku niskopoziomowych
  linii adresowych do zdefiniowania rozmiaru danych podczas przesyania
  I/O, oraz do dekodowania tych danych jako bajtw. Jest to tzw.
  rozproszone adresowanie (sparse addressing). Marnuje ono przestrze
  adresow i powoduje fragmentacj pamici I/O (wicej o skutkach
  rozproszonego adresowania kiedy uda mi si co o tym napisa). Zauwa,
  e pami I/O w tym kontekcie odnosi si do wszystkich zasobw
  systemowych PCI i dlatego odnosi si zarwno do pamici PCI, jak i do
  przestrzeni adresowej PCI.

  Kiedy na rynek wyszed 21164A, architektura Alphy musiaa ju zawiera
  adresowanie bajtw. Wykonywanie tych nowych instrukcji na
  wczeniejszych procesorach spowoduje wyjtek ,,OPCDEC'' kodu PAL, a
  wtedy kod bdzie obsugiwa ten wyjtek, co bdzie miao wpyw na
  wydajno. Skutkiem tego powninno by (wg. mnie) ograniczenie
  korzystania z tych instrukcji do sterownikw urzdze, a nie kodu
  aplikacji.

  Te nowe bajtowe obcienia i adunki znacz, e przysze chipsety bd
  w stanie obsugiwa zdefragmentowan przestrze I/O.

  99..  PPAALLccooddee

  To jest miejsce na sekcj opisujc kod PAL. Napisz j, jeeli bdzie
  wystarczajce zainteresowanie.

  1100..  PPrrzzeennoosszzeenniiee ssyysstteemmuu nnaa AAllpphh

  Moliwo uruchamiania Linuxa na kadej maszynie z Alph jest
  ograniczona tylko twoimi moliwociami zdobycia informacji maych
  detali jej wntrza. Poniewa istniej wersje Linuxa na EB66, EB64+ i
  EB164, wszystkie systemy oparte na 21066, 21064/APECS lub 21164/ALCOR
  powinny dziaa pod Linuxem z maymi albo bez adnych modyfikacji.
  Gwna rnica pomidzy tymi pytami gwnymi, to sposb, w jaki
  route'uj przerwania. S trzy rda przerwa:

    urzdzenia na pycie

    urzdzenia PCI

    urzdzenia ISA

  Wszystkie systemy uwaj mostku Intel System I/O (SIO), jako mostu PCI
  <-> ISA (gwna szyna I/O to PCI, ISA jest drugorzdn szyn uywan
  do obsugi wolniejszych i ,,wywaszczajcych'' (ang. legacy)
  urzdze). SIO skada si z tradycyjnej, poczonej pary 8259-tek.

  Niektre systemy (np. NoName) route'uj wszystkie przerwania przez SIO
  do procesora, a inne maj oddzielny kontroler przerwa i route'uj
  wszystkie przerwania PCI i przerwanie SIO (wyjcie 8295) przez niego,
  a wszystkie przerwania ISA przez SIO.

  Inne rnice pomidzy systemami to:

    liczba slotw

    posiadane urzdzenia wbudowane w pyt

    posiadany Boot ROM - Flash lub EPROM

  1111..  WWiicceejj iinnffoorrmmaaccjjii

  Wszystkie pyty ewaluacyjne Digital Semiconductor oraz projekty pyt
  gwnych nie s zastrzeone, a cay zestaw dokumentacji do jednego
  projektu kosztuje okoo 50$.  Skadaj si na niego wszystkie
  schematy, rda czci programowalnych, arkusze danych dla procesora
  i chipsetu. Zestawy dokumentacji mona zakupi u dystrybutorw Digital
  Semiconductors. Nie sugeruj tutaj, eby szybko i i kupi te
  zestawy, ale chc zaznaczy, e takie informacje s dostpne.

  Mam nadziej, e to HOWTO byo pomocne.
  Komentarze/uaktualnienia/sugestie rozwoju przesyaj do Neala Crooka.

  1122..  BBiibblliiooggrraaffiiaa

  [1] Bill Hamburgen, Jeff Mogul, Brian Reid, Alan Eustace, Richard
  Swan, Mary Jo Doherty i Joel Bartlett.
  _O_p_i_s _O_r_g_a_n_i_c_z_n_y_c_h _S_y_s_t_e_m__w _I_l_u_m_i_n_a_c_y_j_n_y_c_h. DEC WRL, Uwaga Techniczna
  13, Kwiecie 1989.

  1133..  OOdd ttuummaacczzaa

  Poniewa byo to HOWTO dosy skomplikowane pod wzgldem technicznym,
  uyem tutaj wielu wyrae niezrozumiaych dla ludzi nie zajmujcych
  si elektronik cyfrow. Jeden rzut oka do ksiki o elektronice dla
  pocztkujcych powinien rozwia te wtpliwoci.
  To HOWTO jest jednym z dwch potrzebnych do uruchomienia Linuxa na
  Alfie.  Drugie to MILO-HOWTO, ktre znajduje si w wersji polskiej na
  serwerze projektu JTZ (http://www.jtz.org.pl/).  Opisuje ono program
  adujcy Linuxa na Alf (odpowiednik LILO).
  Jak zwykle, jeeli znajdziesz jakie bdy albo masz ciekawe sugestie,
  napisz do mnie.