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/*
* $Id: arch_power_management.regs,v 1.8 2009-03-03 10:46:08 potyra Exp $
*
* Copyright (C) 2006-2009 FAUmachine Team <info@faumachine.org>.
* This program is free software. You can redistribute it and/or modify it
* under the terms of the GNU General Public License, either version 2 of
* the License, or (at your option) any later version. See COPYING.
*/
/* Vendor Identification Register */
/* Page 117 */
RO( 0x00, 0, 0x8086, 16)
/* Device Identification Register */
/* Page 117 */
RO( 0x02, 0, 0x7113, 16)
/* PCI Command Register */
/* Page 117 */
RES( 0x04, 10, 6);
RO( 0x04, 9, 0, 1);
RES( 0x04, 5, 4);
RO( 0x04, 4, 0, 1);
RO( 0x04, 3, 0, 1);
RO( 0x04, 2, 0, 1);
RO( 0x04, 1, 0, 1);
RW( 0x04, 0, iose, 0, 1, 0, NULL);
/* PCI Status Register */
/* Page 118 */
RO( 0x06, 15, 0, 1);
RO( 0x06, 14, 0, 1);
RO( 0x06, 13, 0, 1);
RO( 0x06, 12, 0, 1);
RWC( 0x06, 11, sta, 0, 1, 0, NULL);
RO( 0x06, 9, 1, 2);
RO( 0x06, 8, 0, 1);
RO( 0x06, 7, 1, 1);
RES( 0x06, 0, 7);
/* Revision Identification Register */
/* Page 119 */
RO( 0x08, 0, 0x01, 8); /* FIXME */
/* Class Code Register */
/* Page 119 */
RO( 0x09, 16, 0x06, 8);
RO( 0x09, 8, 0x80, 8);
RO( 0x09, 0, 0x00, 8);
RES( 0x0c, 0, 8);
RES( 0x0d, 0, 8);
/* Header Type Register */
/* Page 119 */
RO( 0x0e, 0, 0x00, 8);
RES( 0x0f, 0, 8);
RES( 0x10, 0, 32);
RES( 0x14, 0, 32);
RES( 0x18, 0, 32);
RES( 0x1c, 0, 32);
RES( 0x20, 0, 32);
RES( 0x24, 0, 32);
RES( 0x28, 0, 32);
RES( 0x2c, 0, 32);
RES( 0x30, 0, 32);
RES( 0x34, 0, 32);
RES( 0x38, 0, 32);
/* Interrupt Line Register */
/* Page 120 */
RW( 0x3c, 0, intln, 0, 8, 0, NULL);
/* Interrupt Pin */
/* Page 120 */
RO( 0x3d, 0, 0x01, 8);
RES( 0x3e, 0, 8);
RES( 0x3f, 0, 8);
/* Power Management Base Address */
/* Page 120 */
RES( 0x40, 16, 16);
RW( 0x40, 6, pmba, 6, 10, 0, NULL);
RES( 0x40, 1, 5);
RO( 0x40, 0, 1, 1);
/* Count A */
/* Page 121 */
RW( 0x44, 28, sb_cnt, 0, 4, 0, NULL);
RW( 0x44, 23, idl_cntd, 0, 5, 0, NULL);
RW( 0x44, 22, idl_sel_dev11, 0, 1, 0, NULL);
RW( 0x44, 17, idl_cntc, 0, 5, 0, NULL);
RW( 0x44, 12, idl_cntb, 0, 5, 0, NULL);
RW( 0x44, 8, sw_cnt, 0, 4, 0, NULL);
RW( 0x44, 7, idl_sel_dev3, 0, 1, 0, NULL);
RW( 0x44, 6, idl_sel_dev2, 0, 1, 0, NULL);
RW( 0x44, 5, idl_sel_dev1, 0, 1, 0, NULL);
RW( 0x44, 4, idl_sel_dev0, 0, 1, 0, NULL);
RW( 0x44, 0, idl_cnta, 0, 4, 0, NULL);
/* Count B */
/* Page 121 */
RES( 0x48, 25, 7)
RW( 0x48, 24, vid_sts, 0, 1, 0, NULL);
RES( 0x48, 23, 1)
RW( 0x48, 18, bm_cnt, 0, 5, 0, NULL);
RES( 0x48, 16, 2)
RW( 0x48, 15, idl_sel_dev8, 0, 1, 0, NULL);
RW( 0x48, 14, zz_en, 0, 1, 0, NULL);
RW( 0x48, 11, thrm_dty, 0, 3, 0, NULL);
RW( 0x48, 6, cpu_lck, 0, 5, 0, NULL);
RW( 0x48, 5, cpu_sel, 0, 1, 0, NULL);
RW( 0x48, 0, fb_cnt, 0, 5, 0, NULL);
/* General Purpose Input Control */
/* Page 123 */
RES( 0x4c, 28, 4)
RW( 0x4c, 27, gpi_edg_dev13, 0, 1, 0, NULL);
RW( 0x4c, 26, gpi_edg_dev12, 0, 1, 0, NULL);
RW( 0x4c, 13, gpi_pol_dev1_13, 0, 13, 0, NULL);
RW( 0x4c, 0, gpi_en_dev1_13, 0, 13, 0, NULL);
/* Device Resource D */
/* Page 123 */
RES( 0x50, 23, 1)
RW( 0x50, 21, lpt_dma_sel, 0, 2, 0, NULL);
RW( 0x50, 20, irq12_en_dev11, 0, 1, 0, NULL);
RW( 0x50, 19, irq1_en_dev11, 0, 1, 0, NULL);
RW( 0x50, 18, lpt_mon_en, 0, 1, 0, NULL);
RW( 0x50, 17, res_en_dev8, 0, 1, 0, NULL);
RW( 0x50, 16, sb_mon_en, 0, 1, 0, NULL);
RES( 0x50, 15, 1)
RW( 0x50, 14, sa_mon_en, 0, 1, 0, NULL);
RES( 0x50, 13, 1)
RW( 0x50, 12, fdc_mon_en, 0, 1, 0, NULL);
RW( 0x50, 11, res_en_dev5, 0, 1, 0, NULL);
RES( 0x50, 6, 5)
RW( 0x50, 5, dack7_en_dev4, 0, 1, 0, NULL);
RW( 0x50, 4, dack6_en_dev4, 0, 1, 0, NULL);
RW( 0x50, 3, dack5_en_dev4, 0, 1, 0, NULL);
RW( 0x50, 2, dack3_en_dev4, 0, 1, 0, NULL);
RW( 0x50, 1, dack1_en_dev4, 0, 1, 0, NULL);
RW( 0x50, 0, dack0_en_dev4, 0, 1, 0, NULL);
RES( 0x53, 0, 8)
/* Device Activity A */
/* Page 125 */
RW( 0x54, 31, brld_sel_dev5, 0, 1, 0, NULL);
RW( 0x54, 30, brld_sel_dev3, 0, 1, 0, NULL);
RW( 0x54, 29, brld_sel_dev2, 0, 1, 0, NULL);
RW( 0x54, 28, brld_sel_dev1, 0, 1, 0, NULL);
RW( 0x54, 14, brld_en_dev1_13, 0, 14, 0, NULL);
RW( 0x54, 0, grld_en_dev1_13, 0, 14, 0, NULL);
/* Device Activity B */
/* Page 126 */
RES( 0x58, 26, 6)
RW( 0x58, 25, apmc_en, 0, 1, 0, NULL);
RW( 0x58, 24, video_en, 0, 1, 0, NULL);
RW( 0x58, 16, procent_bus_util, 0, 8, 0, NULL);
RW( 0x58, 8, bus_util, 0, 8, 0, NULL);
RES( 0x58, 7, 1)
RW( 0x58, 6, grld_en_irq, 0, 1, 0, NULL);
RW( 0x58, 5, brld_en_irq8, 0, 1, 0, NULL);
RW( 0x58, 4, brld_en_pme, 0, 1, 0, NULL);
RES( 0x58, 3, 1)
RW( 0x58, 2, grld_en_kbc_ms, 0, 1, 0, NULL);
RW( 0x58, 1, brld_en_irq, 0, 1, 0, NULL);
RW( 0x58, 0, brld_en_irq0, 0, 1, 0, NULL);
/* Device Resource A */
/* Page 127 */
RW( 0x5c, 31, eio_en_dev8, 0, 1, 0, NULL);
RW( 0x5c, 30, eio_en_dev13, 0, 1, 0, NULL);
RW( 0x5c, 29, eio_en_dev12, 0, 1, 0, NULL);
RW( 0x5c, 28, kbc_en_dev11, 0, 1, 0, NULL);
RW( 0x5c, 27, graph_ab_en, 0, 1, 0, NULL);
RW( 0x5c, 26, graph_io_en, 0, 1, 0, NULL);
RW( 0x5c, 25, sb_eio_en, 0, 1, 0, NULL);
RW( 0x5c, 24, lfb_dec_en, 0, 1, 0, NULL);
RW( 0x5c, 22, lfb_mask_dev11, 0, 2, 0, NULL);
RW( 0x5c, 10, lfb_base_dev11, 0, 12, 0, NULL);
RW( 0x5c, 8, mss_sel, 0, 2, 0, NULL);
RW( 0x5c, 7, mss_en, 0, 1, 0, NULL);
RW( 0x5c, 5, sb_sel, 0, 2, 0, NULL);
RW( 0x5c, 4, game_en, 0, 1, 0, NULL);
RW( 0x5c, 3, sb_en, 0, 1, 0, NULL);
RW( 0x5c, 1, midi_sel, 0, 2, 0, NULL);
RW( 0x5c, 0, midi_en, 0, 1, 0, NULL);
/* Device Resource B */
/* Page 129 */
RW( 0x60, 31, game_eio_en, 0, 1, 0, NULL);
RW( 0x60, 30, kbc_eio_en, 0, 1, 0, NULL);
RW( 0x60, 29, eio_en_dev5, 0, 1, 0, NULL);
RW( 0x60, 28, fdc_dec_sel, 0, 1, 0, NULL);
RES( 0x60, 27, 1)
RW( 0x60, 25, lpt_dec_sel, 0, 2, 0, NULL);
RW( 0x60, 24, mss_eio_en, 0, 1, 0, NULL);
RW( 0x60, 23, cs_en_dev9, 0, 1, 0, NULL);
RW( 0x60, 22, eio_en_dev9, 0, 1, 0, NULL);
RW( 0x60, 21, gdec_mon_dev9, 0, 1, 0, NULL);
RW( 0x60, 20, midi_eio_en, 0, 1, 0, NULL);
RW( 0x60, 16, mask_dev9, 0, 4, 0, NULL);
RW( 0x60, 0, base_dev9, 0, 16, 0, NULL);
/* Device Resource C */
/* Page 130 */
RW( 0x64, 31, eio_en_dev7, 0, 1, 0, NULL);
RW( 0x64, 28, comb_dec_sel, 0, 3, 0, NULL);
RW( 0x64, 27, eio_en_dev6, 0, 1, 0, NULL);
RW( 0x64, 24, coma_dec_sel, 0, 3, 0, NULL);
RW( 0x64, 23, cs_en_dev10, 0, 1, 0, NULL);
RW( 0x64, 22, eio_en_dev10, 0, 1, 0, NULL);
RW( 0x64, 21, gdec_mon_dev10, 0, 1, 0, NULL);
RES( 0x64, 20, 1)
RW( 0x64, 16, mask_dev10, 0, 4, 0, NULL);
RW( 0x64, 0, base_dev10, 0, 16, 0, NULL);
/* Device Resource E */
/* Page 131 */
RES( 0x68, 21, 3)
RW( 0x68, 20, io_en_dev12, 0, 1, 0, NULL);
RW( 0x68, 16, imask_dev12, 0, 4, 0, NULL);
RW( 0x68, 0, ibase_dev12, 0, 16, 0, NULL);
RES( 0x6b, 0, 8)
/* Device Resource F */
/* Page 131 */
RW( 0x6c, 15, mbase_dev12, 0, 17, 0, NULL);
RES( 0x6c, 8, 7)
RW( 0x6c, 7, mem_en_dev12, 0, 1, 0, NULL);
RW( 0x6c, 0, mmask_dev12, 0, 7, 0, NULL);
/* Device Resource G */
/* Page 132 */
RES( 0x70, 21, 3)
RW( 0x70, 20, io_en_dev13, 0, 1, 0, NULL);
RW( 0x70, 16, imask_dev13, 0, 4, 0, NULL);
RW( 0x70, 0, ibase_dev13, 0, 16, 0, NULL);
RES( 0x73, 0, 8)
/* Device Resource H */
/* Page 133 */
RW( 0x74, 15, mbase_dev13, 0, 17, 0, NULL);
RES( 0x74, 8, 7)
RW( 0x74, 7, mem_en_dev13, 0, 1, 0, NULL);
RW( 0x74, 0, mmask_dev13, 0, 7, 0, NULL);
/* Device Resource I */
/* Page 133 */
RES( 0x78, 21, 11)
RW( 0x78, 20, io_en_gdec0, 0, 1, 0, NULL);
RW( 0x78, 16, io_mask_gdec0, 0, 4, 0, NULL);
RW( 0x78, 0, io_base_gdec0, 0, 16, 0, NULL);
/* Device Resource J */
/* Page 133 */
RES( 0x7c, 21, 11)
RW( 0x7c, 20, io_en_gdec1, 0, 1, 0, NULL);
RW( 0x7c, 16, io_mask_gdec1, 0, 4, 0, NULL);
RW( 0x7c, 0, io_base_gdec1, 0, 16, 0, NULL);
/* Miscellaneous Power Management */
/* Page 134 */
RES( 0x80, 1, 7)
RW( 0x80, 0, pmiose, 0, 1, 0, NULL);
RES( 0x81, 0, 8)
RES( 0x82, 0, 8)
RES( 0x83, 0, 8)
RES( 0x84, 0, 32)
RES( 0x88, 0, 32)
RES( 0x8c, 0, 32)
/* SMBus Base Address */
/* Page 135 */
RES( 0x90, 16, 16)
RW( 0x90, 4, smbba, 4, 12, 0, NULL);
RES( 0x90, 1, 3)
RO( 0x90, 0, 1, 1)
RES( 0x91, 0, 8)
RES( 0x92, 0, 8)
RES( 0x93, 0, 8)
RES( 0x94, 0, 32)
RES( 0x98, 0, 32)
RES( 0x9c, 0, 32)
RES( 0xa0, 0, 32)
RES( 0xa4, 0, 32)
RES( 0xa8, 0, 32)
RES( 0xac, 0, 32)
RES( 0xb0, 0, 32)
RES( 0xb4, 0, 32)
RES( 0xb8, 0, 32)
RES( 0xbc, 0, 32)
RES( 0xc0, 0, 32)
RES( 0xc4, 0, 32)
RES( 0xc8, 0, 32)
RES( 0xcc, 0, 32)
RES( 0xd0, 0, 8)
RES( 0xd1, 0, 8)
/* SMBus Host Configuration */
/* Page 135 */
RES( 0xd2, 4, 4)
RW( 0xd2, 1, smb_intrsel, 0, 3, 0, NULL);
RW( 0xd2, 0, smb_hst_en, 0, 1, 0, NULL);
/* SMBus Slave Command */
/* Page 135 */
RW( 0xd3, 0, smbcmd, 0, 8, 0, NULL);
/* SMBus Slave Shadow Port 1 */
/* Page 136 */
RW( 0xd4, 1, slvport1, 0, 7, 0, NULL);
RW( 0xd4, 0, slvport1RW, 0, 1, 0, NULL);
/* SMBus Slave Shadow Port 2 */
/* Page 136 */
RW( 0xd5, 1, slvport2, 0, 7, 0, NULL);
RW( 0xd5, 0, slvport2RW, 0, 1, 0, NULL);
/* SMBus Slave Revision Identification */
/* Page 136 */
RO( 0xd6, 0, 0x42, 8) /* Correct? FIXME VOSSI */
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