1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
|
module top(input clk, inout pin1, inout pin2);
wire w;
SB_IO #(
.PIN_TYPE(6'b 0101_00),
.PULLUP(1'b0),
.NEG_TRIGGER(1'b1),
.IO_STANDARD("SB_LVCMOS")
) IO_PIN_1 (
.PACKAGE_PIN(pin1),
.LATCH_INPUT_VALUE(),
.CLOCK_ENABLE(),
.INPUT_CLK(clk),
.OUTPUT_CLK(clk),
.OUTPUT_ENABLE(),
.D_OUT_0(1'b0),
.D_OUT_1(1'b0),
.D_IN_0(w),
.D_IN_1()
);
SB_IO #(
.PIN_TYPE(6'b 0101_00),
.PULLUP(1'b0),
.NEG_TRIGGER(1'b1),
.IO_STANDARD("SB_LVCMOS")
) IO_PIN_2 (
.PACKAGE_PIN(pin2),
.LATCH_INPUT_VALUE(),
.CLOCK_ENABLE(),
.INPUT_CLK(clk),
.OUTPUT_CLK(clk),
.OUTPUT_ENABLE(),
.D_OUT_0(w),
.D_OUT_1(1'b0),
.D_IN_0(),
.D_IN_1()
);
endmodule
|
