1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
|
;=========================== begin_copyright_notice ============================
;
; Copyright (C) 2021-2023 Intel Corporation
;
; SPDX-License-Identifier: MIT
;
;============================ end_copyright_notice =============================
; RUN: %opt %use_old_pass_manager% -GenXPatternMatch --enable-mad=true -march=genx64 -mcpu=Gen9 -mtriple=spir64-unknown-unknown -S < %s | FileCheck %s
; order wrong
define <32 x i16> @test_nomatch_v32i16(<32 x i16> %op0, <32 x i16> %op1, <32 x i16> %op2) {
;CHECK: %1 = add <32 x i16> %op0, %op1
;CHECK-NEXT: %2 = mul <32 x i16> %1, %op2
%1 = add <32 x i16> %op0, %op1
%2 = mul <32 x i16> %1, %op2
ret <32 x i16> %2
}
declare <32 x i16> @llvm.genx.ssadd.sat.v32i16.v32i16(<32 x i16>, <32 x i16>)
define <32 x i16> @test_ssnomatch_v32i16(<32 x i16> %op0, <32 x i16> %op1, <32 x i16> %op2) {
;CHECK: %1 = call <32 x i16> @llvm.genx.ssadd.sat.v32i16.v32i16(<32 x i16> %op0, <32 x i16> %op1)
;CHECK-NEXT: %2 = mul <32 x i16> %1, %op2
%1 = call <32 x i16> @llvm.genx.ssadd.sat.v32i16.v32i16(<32 x i16> %op0, <32 x i16> %op1)
%2 = mul <32 x i16> %1, %op2
ret <32 x i16> %2
}
; scalar value negative order different
define i16 @test_match_i16_neg(i16 %op0, i16 %op1, i16 %op2) {
;CHECK: %1 = sub i16 %op0, %op1
;CHECK-NEXT: %2 = mul i16 %1, %op2
%1 = sub i16 %op0, %op1
%2 = mul i16 %1, %op2
ret i16 %2
}
; Multiply-Add operation on D-word arguments with SAT cannot be replaced with mad
declare <4 x i32> @llvm.genx.ustrunc.sat.v4i8.v4i32(<4 x i32>)
define <4 x i32> @test_sat_dword_no_match(<4 x i32> %op0, <4 x i32> %op1, <4 x i32> %op2) {
;CHECK: %1 = mul <4 x i32> %op0, %op1
;CHECK-NEXT: %2 = add <4 x i32> %1, %op2
;CHECK-NEXT: %3 = call <4 x i32> @llvm.genx.ustrunc.sat.v4i8.v4i32(<4 x i32> %2)
%1 = mul <4 x i32> %op0, %op1
%2 = add <4 x i32> %1, %op2
%3 = call <4 x i32> @llvm.genx.ustrunc.sat.v4i8.v4i32(<4 x i32> %2)
ret <4 x i32> %3
}
|
