1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
|
Checking example in Netlist.pm
Module $root $root
Module v_hier_top v_hier_top
input clk
Cell missing
Cell recursive
Module v_recursive v_hier_top.recursive
Cell recurse
Cell sub
.avec({avec[3],avec[2:0]})
.clk(1'b0)
.qvec(qvec[3:0])
Module v_hier_sub v_hier_top.sub
input avec
input clk
output qvec
Cell subsub0
.a(a1)
.q(qvec[0])
Module v_hier_subsub v_hier_top.sub.subsub0
input a
output q
Cell subsub2
.a(1'b0)
.q(qvec[2])
Module v_hier_subsub v_hier_top.sub.subsub2
input a
output q
Module v_hier_top2 v_hier_top2
input clk
inoutput iosig
Cell noport
Module v_hier_noport v_hier_top2.noport
Cell noporta
Module v_hier_noport v_hier_top2.noporta
Cell noportp
Module v_hier_noport v_hier_top2.noportp
Dump
Module:$root Kwd:root_module File:verilog/v_hier_top.v
Net:GLOBAL_PARAM DeclT:localparam NetT: DataT: Array: Value:1
Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v
Net:P DeclT:parameter NetT: DataT: Array:
Net:internal DeclT:var NetT: DataT:reg Array:
Module:v_hier_sub Kwd:module File:verilog/v_hier_sub.v
Port:avec Dir:in DataT:[3:0] Array:
Port:clk Dir:in DataT: Array:
Port:qvec Dir:out DataT:[3:0] Array:
Net:FROM_DEFPARAM DeclT:parameter NetT: DataT: Array: Value:1
Net:K DeclT:genvar NetT: DataT: Array:
Net:K_UNUSED DeclT:genvar NetT: DataT: Array:
Net:a1 I DeclT:net NetT:supply1 DataT: Array:
Net:avec O DeclT:port NetT: DataT:[3:0] Array: 3:0
Net:clk O DeclT:port NetT: DataT: Array:
Net:qvec I DeclT:port NetT: DataT:[3:0] Array: 3:0
Cell:subsub0 is-a:v_hier_subsub .IGNORED('sh20)
Module:v_hier_subsub Kwd:module File:verilog/v_hier_subsub.v
Pin:a Net:a1
Port:a Dir:in DataT:signed Array:
Net:a1 I DeclT:net NetT:supply1 DataT: Array:
Pin:q Net:qvec[0]
Port:q Dir:out DataT: Array:
Cell:subsub2 is-a:v_hier_subsub
Module:v_hier_subsub Kwd:module File:verilog/v_hier_subsub.v
Pin:a Net:1'b0
Port:a Dir:in DataT:signed Array:
Pin:q Net:qvec[2]
Port:q Dir:out DataT: Array:
Module:v_hier_subsub Kwd:module File:verilog/v_hier_subsub.v
Port:a Dir:in DataT:signed Array:
Port:q Dir:out DataT: Array:
Net:IGNORED DeclT:parameter NetT: DataT: Array: Value:0
Net:a O DeclT:port NetT: DataT:signed Array:
Net:q I DeclT:port NetT:wire DataT: Array:
Module:v_hier_top Kwd:module File:verilog/v_hier_top.v
Port:clk Dir:in DataT: Array:
Net:WC_p1 DeclT:localparam NetT: DataT:[0:0] Array: 0:0 Value:0
Net:WC_p3 DeclT:localparam NetT: DataT:[2:0] Array: 2:0 Value:0
Net:WC_p32 DeclT:localparam NetT: DataT: Array: Value:0
Net:WC_p4 DeclT:localparam NetT: DataT:[-1:2] Array: -1:2 Value:0
Net:WC_pint DeclT:localparam NetT: DataT:integer Array: Value:0
Net:WC_w1 DeclT:net NetT:wire DataT: Array:
Net:WC_w1b DeclT:net NetT:wire DataT:[0:0] Array: 0:0
Net:WC_w3 DeclT:net NetT:wire DataT:[2:0] Array: 2:0
Net:WC_w4 DeclT:net NetT:wire DataT:[-1:2] Array: -1:2
Net:asn_clk DeclT:net NetT:wire DataT: Array:
Net:clk O DeclT:port NetT: DataT: Array:
Cell:missing is-a:missing
Cell:recursive is-a:v_recursive .DEPTH(3)
Module:v_recursive Kwd:module File:verilog/v_recursive.v
Cell:sub is-a:v_hier_sub
Module:v_hier_sub Kwd:module File:verilog/v_hier_sub.v
Pin:avec Net:{avec[3],avec[2:0]}
Port:avec Dir:in DataT:[3:0] Array:
Pin:clk Net:1'b0
Port:clk Dir:in DataT: Array:
Pin:qvec Net:qvec[3:0]
Port:qvec Dir:out DataT:[3:0] Array:
Defparam:defparam lhs:sub.FROM_DEFPARAM rhs:2
ContAssign:assign lhs:asn_clk rhs:clk
Module:v_hier_top2 Kwd:module File:verilog/v_hier_top2.v
Port:clk Dir:in DataT: Array:
Port:iosig Dir:inout DataT:[2:0] Array:
Net:clk O DeclT:port NetT: DataT: Array:
Net:iosig DeclT:port NetT: DataT:[2:0] Array: 2:0
Cell:noport is-a:v_hier_noport
Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v
Cell:noporta is-a:v_hier_noport .P(1)
Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v
Cell:noportp is-a:v_hier_noport .P(1)
Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v
Module:v_recursive Kwd:module File:verilog/v_recursive.v
Net:DEPTH DeclT:parameter NetT: DataT: Array: Value:1
Cell:recurse is-a:v_recursive .DEPTH(DEPTH-1)
Module:v_recursive Kwd:module File:verilog/v_recursive.v
|
