1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
|
Module:v_v2k Kwd:module File:verilog/v_v2k.v
Port:clk Dir:in DataT: Array:
Port:rst Dir:in DataT: Array:
Port:sig1 Dir:in DataT:[WIDTH:0] Array:
Port:sig2 Dir:out DataT:reg [WIDTH:0] Array:
Net:WIDTH DeclT:parameter NetT: DataT: Array: Value:16
Net:clk O DeclT:port NetT: DataT: Array:
Net:netmd DeclT:net NetT:wire DataT:[1:2][3:4] Array: 1:2][3:4
Net:rst O DeclT:port NetT: DataT: Array:
Net:sig1 O DeclT:port NetT: DataT:[WIDTH:0] Array: WIDTH:0
Net:sig2 I DeclT:port NetT: DataT:reg [WIDTH:0] Array: WIDTH:0
Cell:sub is-a:v_v2k_sub
Module:v_v2k_sub Kwd:module File:verilog/v_v2k.v
Pin:net1 Net:netmd[1]
Port:net1 Dir:in DataT:[3:4] Array:
Module:v_v2k_sub Kwd:module File:verilog/v_v2k.v
Port:net1 Dir:in DataT:[3:4] Array:
Net:net1 O DeclT:port NetT: DataT:[3:4] Array: 3:4
#### Commentary:
verilog/v_v2k.v:0006: WIDTH cmt=""
verilog/v_v2k.v:0007: clk cmt=""
verilog/v_v2k.v:0023: netmd cmt=""
verilog/v_v2k.v:0008: rst cmt=""
verilog/v_v2k.v:0009: sig1 cmt=""
verilog/v_v2k.v:0010: sig2 cmt=""
verilog/v_v2k.v:0030: net1 cmt=""
|
