1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
|
; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -mtriple=riscv64 -mattr=experimental-zbr -verify-machineinstrs < %s \
; RUN: | FileCheck %s -check-prefix=RV64ZBR
declare i64 @llvm.riscv.crc32.b.i64(i64)
define i64 @crc32b(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32b:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32.b a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32.b.i64(i64 %a)
ret i64 %tmp
}
declare i64 @llvm.riscv.crc32.h.i64(i64)
define i64 @crc32h(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32h:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32.h a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32.h.i64(i64 %a)
ret i64 %tmp
}
declare i64 @llvm.riscv.crc32.w.i64(i64)
define i64 @crc32w(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32w:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32.w a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32.w.i64(i64 %a)
ret i64 %tmp
}
declare i64 @llvm.riscv.crc32c.b.i64(i64)
define i64 @crc32cb(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32cb:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32c.b a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32c.b.i64(i64 %a)
ret i64 %tmp
}
declare i64 @llvm.riscv.crc32c.h.i64(i64)
define i64 @crc32ch(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32ch:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32c.h a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32c.h.i64(i64 %a)
ret i64 %tmp
}
declare i64 @llvm.riscv.crc32c.w.i64(i64)
define i64 @crc32cw(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32cw:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32c.w a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32c.w.i64(i64 %a)
ret i64 %tmp
}
declare i64 @llvm.riscv.crc32.d.i64(i64)
define i64 @crc32d(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32d:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32.d a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32.d.i64(i64 %a)
ret i64 %tmp
}
declare i64 @llvm.riscv.crc32c.d.i64(i64)
define i64 @crc32cd(i64 %a) nounwind {
; RV64ZBR-LABEL: crc32cd:
; RV64ZBR: # %bb.0:
; RV64ZBR-NEXT: crc32c.d a0, a0
; RV64ZBR-NEXT: ret
%tmp = call i64 @llvm.riscv.crc32c.d.i64(i64 %a)
ret i64 %tmp
}
|
