1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
|
; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -mtriple=riscv64 -mattr=+experimental-zbt -verify-machineinstrs < %s \
; RUN: | FileCheck %s -check-prefix=RV64ZBT
declare i32 @llvm.riscv.fsl.i32(i32, i32, i32)
define i32 @fsl_i32(i32 %a, i32 %b, i32 %c) nounwind {
; RV64ZBT-LABEL: fsl_i32:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fslw a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%1 = call i32 @llvm.riscv.fsl.i32(i32 %a, i32 %b, i32 %c)
ret i32 %1
}
define i32 @fsl_i32_demandedbits(i32 %a, i32 %b, i32 %c) nounwind {
; RV64ZBT-LABEL: fsl_i32_demandedbits:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: andi a1, a1, 31
; RV64ZBT-NEXT: fslw a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%bmask = and i32 %b, 95
%1 = call i32 @llvm.riscv.fsl.i32(i32 %a, i32 %bmask, i32 %c)
ret i32 %1
}
declare i32 @llvm.riscv.fsr.i32(i32, i32, i32)
define i32 @fsr_i32(i32 %a, i32 %b, i32 %c) nounwind {
; RV64ZBT-LABEL: fsr_i32:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fsrw a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%1 = call i32 @llvm.riscv.fsr.i32(i32 %a, i32 %b, i32 %c)
ret i32 %1
}
define i32 @fsr_i32_demandedbits(i32 %a, i32 %b, i32 %c) nounwind {
; RV64ZBT-LABEL: fsr_i32_demandedbits:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: andi a1, a1, 31
; RV64ZBT-NEXT: fsrw a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%bmask = and i32 %b, 95
%1 = call i32 @llvm.riscv.fsr.i32(i32 %a, i32 %bmask, i32 %c)
ret i32 %1
}
define i32 @fsli_i32(i32 %a, i32 %b) nounwind {
; RV64ZBT-LABEL: fsli_i32:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fsriw a0, a1, a0, 27
; RV64ZBT-NEXT: ret
%1 = call i32 @llvm.riscv.fsl.i32(i32 %a, i32 %b, i32 5)
ret i32 %1
}
define i32 @fsri_i32(i32 %a, i32 %b) nounwind {
; RV64ZBT-LABEL: fsri_i32:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fsriw a0, a0, a1, 15
; RV64ZBT-NEXT: ret
%1 = call i32 @llvm.riscv.fsr.i32(i32 %a, i32 %b, i32 15)
ret i32 %1
}
declare i64 @llvm.riscv.fsl.i64(i64, i64, i64)
define i64 @fsl_i64(i64 %a, i64 %b, i64 %c) nounwind {
; RV64ZBT-LABEL: fsl_i64:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fsl a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%1 = call i64 @llvm.riscv.fsl.i64(i64 %a, i64 %b, i64 %c)
ret i64 %1
}
define i64 @fsl_i64_demandedbits(i64 %a, i64 %b, i64 %c) nounwind {
; RV64ZBT-LABEL: fsl_i64_demandedbits:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: andi a1, a1, 63
; RV64ZBT-NEXT: fsl a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%bmask = and i64 %b, 191
%1 = call i64 @llvm.riscv.fsl.i64(i64 %a, i64 %bmask, i64 %c)
ret i64 %1
}
declare i64 @llvm.riscv.fsr.i64(i64, i64, i64)
define i64 @fsr_i64(i64 %a, i64 %b, i64 %c) nounwind {
; RV64ZBT-LABEL: fsr_i64:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fsr a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%1 = call i64 @llvm.riscv.fsr.i64(i64 %a, i64 %b, i64 %c)
ret i64 %1
}
define i64 @fsr_i64_demandedbits(i64 %a, i64 %b, i64 %c) nounwind {
; RV64ZBT-LABEL: fsr_i64_demandedbits:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: andi a1, a1, 63
; RV64ZBT-NEXT: fsr a0, a0, a1, a2
; RV64ZBT-NEXT: ret
%bmask = and i64 %b, 191
%1 = call i64 @llvm.riscv.fsr.i64(i64 %a, i64 %bmask, i64 %c)
ret i64 %1
}
define i64 @fsli_i64(i64 %a, i64 %b) nounwind {
; RV64ZBT-LABEL: fsli_i64:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fsri a0, a1, a0, 49
; RV64ZBT-NEXT: ret
%1 = call i64 @llvm.riscv.fsl.i64(i64 %a, i64 %b, i64 15)
ret i64 %1
}
define i64 @fsri_i64(i64 %a, i64 %b) nounwind {
; RV64ZBT-LABEL: fsri_i64:
; RV64ZBT: # %bb.0:
; RV64ZBT-NEXT: fsri a0, a0, a1, 5
; RV64ZBT-NEXT: ret
%1 = call i64 @llvm.riscv.fsr.i64(i64 %a, i64 %b, i64 5)
ret i64 %1
}
|
