1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
|
// DESCRIPTION: Verilator: Verilog Test module
`include "t_flag_f_tsub_inc.v"
module t;
initial begin
`ifndef GOT_DEF1
$write("%%Error: NO GOT_DEF1\n"); $stop;
`endif
`ifndef GOT_DEF2
$write("%%Error: NO GOT_DEF2\n"); $stop;
`endif
`ifndef GOT_DEF3
$write("%%Error: NO GOT_DEF3\n"); $stop;
`endif
`ifndef GOT_DEF4
$write("%%Error: NO GOT_DEF4\n"); $stop;
`endif
`ifndef GOT_DEF5
$write("%%Error: NO GOT_DEF5\n"); $stop;
`endif
`ifndef GOT_DEF6
$write("%%Error: NO GOT_DEF6\n"); $stop;
`endif
`ifdef NON_DEF
$write("%%Error: NON_DEF\n"); $stop;
`endif
$write("*-* All Finished *-*\n");
$finish;
end
endmodule
|
