1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
|
// DESCRIPTION: Verilator: Large test for SystemVerilog
// This file ONLY is placed into the Public Domain, for any use,
// without warranty, 2012.
// SPDX-License-Identifier: CC0-1.0
// Contributed by M W Lund, Atmel Corporation.
// *****************************************************************************
// Top level of System Verilog evalution (Full chip level)
// *****************************************************************************
module chip
#( parameter
NUMPADS = $size( pinout )
)
(
// **** Pinout ****
`ifdef VERILATOR // see t_tri_array
inout wire [NUMPADS:1] pad,
`else
inout wire pad [1:NUMPADS],
`endif
// **** Inputs !!!! ****
input logic clk,
input logic rst
);
// ***************************************************************************
// Local Parameters
// ***************************************************************************
localparam
NSLAVES = 2;
// ***************************************************************************
// PADS
// ***************************************************************************
// **** Interface ****
pads_if
padsif();
// **** Pad Instansiations ****
pads
// #( )
i_pads
(
/*AUTOINST*/
// Interfaces
.padsif (padsif.mp_pads),
// Inouts
.pad (pad),
// Inputs
.clk (clk),
.rst (rst));
// ***************************************************************************
// "dbus" Interface
// ***************************************************************************
genbus_if
#( .NSLAVES(NSLAVES) )
dbus( .clk(clk), .rst(rst), .test_mode(1'b0) );
adrdec
// #( )
i_adrdec
(
/*AUTOINST*/
// Interfaces
.dbus (dbus.adrdec));
// ***************************************************************************
// CPU ("dbus" Master)
// ***************************************************************************
cpu
#( .ID(1) )
i_cpu
(
/*AUTOINST*/
// Interfaces
.dbus (dbus.master),
// Inputs
.clk (clk),
.rst (rst));
// ***************************************************************************
// PORTS ("dbus" Slave #1)
// ***************************************************************************
ports
#( .ID(1) )
i_ports
(
/*AUTOINST*/
// Interfaces
.dbus (dbus.slave),
.padsif (padsif.mp_dig),
// Inputs
.clk (clk),
.rst (rst));
// ***************************************************************************
// Analog Comparator ("dbus" Slave #2)
// ***************************************************************************
ac
#( .ID(2) )
i_ac
(
/*AUTOINST*/
// Interfaces
.dbus (dbus.slave),
.padsif (padsif.mp_ana),
// Inputs
.clk (clk),
.rst (rst));
endmodule // chip
|
