1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
|
module Abc_TEST ();
/*AUTOWIRE*/
Abc #(
.No1 (6),
/*AUTOINSTPARAM*/) u_Abc
(
/*AUTOINST*/);
Def #(
.No1 (6)) u_Def
(
// Outputs
.ck (ck),
/*AUTOINST*/);
endmodule
module Abc
#(
parameter No1 = 6,
parameter int unsigned No2 // Parameter no. 2
= pa_Abc::No2,
parameter bit No3 [No1:0][No2-1:0] // Parameter no. 3
= pa_Abc::No3
)
(
input logic ck,
input logic [No1-1:0][31:0] abc
input logic [No1-1:0][31:0] abc
);
endmodule
module Def
#(
parameter No1 = 6
)
(
input logic ck,
output logic [No1-1:0][31:0] abc
);
endmodule
// Local Variables:
// verilog-library-extensions:(".v" ".sv")
// verilog-auto-inst-param-value:t
// End:
|
